突击测试：关于基本的数字电路知识问题，你会几个？
今天是学习日，除了PCB电路板工程师的面试真题，小编还为大家整理了基本的数字电路知识问题，内容简单，却能检索各位小伙伴的知识功底，一起来看看题目，并在心中或是纸上简要答之吧~
(1) 什么是 Setup和 Hold 时间？
答：Setup/Hold time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间 (Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳 定不变的时间。输入数据信号应提前时钟上升沿 (如上升沿有效)T 时间到达芯片，这个 T就是建立时间通常所说的 SetupTime。
如不满足 Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入 触发器。保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后，数据保持稳定不变的时间。如果 Hold Time 不够，数据同样不能被打入触发器。
(2) 什么是竞争与冒险现象？怎样判断？如何消除？
答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
(3) 请画出用 D 触发器实现 2 倍分频的逻辑电路
答：
(4) 什么是"线与 "逻辑，要实现它，在硬件特性上有什么具体要求？
答：线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上，要用 OC 门来实现( 漏极或者集电极开路 )，为了防止因灌电流过大而烧坏 OC 门, 应在 OC 门输出端接一上拉电阻 (线或则是下拉电阻)。
(5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？
答： 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系 .电路设计可分类为同步电路设计和异步电路设计。 同步电路利用时钟脉冲使其子系统同步运作 ，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的 “开始”和“完成”信号使之同步。异步电路具有下列优点：无时钟歪斜问题、 低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性。
(6) 你知道哪些常用逻辑电平？ TTL 与 COMS 电平可以直接互连吗？
答：常用的电平标准，低速的有 RS232、rs485 、RS422、 TTL、CMOS 、LVTTL、 LVCMOS、ECL 、ECL、 LVPECL 等，高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。
一般说来， CMOS 电平比 TTL 电平有着更高的噪声容限。 如果不考虑速度 和性能，一般 TTL 与 CMOS 器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常，因为有些 TTL 电路需要下一级的输入阻抗作为负载才能 正常工作。
(7) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图 (数据接口、控制接口、锁存器 /缓冲器)
典型输入设备与微机接口的逻辑示意图如下：
400-852-8880
